基于高性能AD9640的抗干擾無線接收機設計

ADC布線

　　在PCB原理圖中，模擬地的網絡標號為AGND，數字地的網絡標號為GND。在將A/D轉換器的模擬地和數字地引腳連接在一起時，大多數的A/D轉換器是將AGND和DGND引腳通過最短的引線連接到同一個低阻抗的地上，任何與DGND連接的外部阻抗都會通過寄生電容將更多的數字噪聲耦合到芯片內部的模擬電路上。從而需要把A/D轉換器的AGND和DGND引腳都連接到模擬地上，但這種方法會產生諸如數字信號去耦電容的接地端應該接到模擬地還是數字地的問題。

　　本設計的多通道接收機中A/D轉換器較多，如果在每一個A/D轉換器的下面都將模擬地和數字地連接在一起，則產生多點相連，模擬地和數字地之間的隔離就毫無意義。而如果不這樣連接，就又違反了廠商的要求。因此，最好的辦法是開始時就用統一地，將統一的地分為模擬部分和數字部分。這樣的布局布線既滿足了ADC器件廠商對模擬地和數字地引腳低阻抗連接的要求，同時又不會形成環路天線或偶極天線而產生電磁兼容(EMC)問題。本文中AD9640的PCB制版安排見圖3。

　接收機排版布線

　　本設計中，接收機布線堅持2W原則：布線寬度為W，線間距不小于2W。PCB電路板分為模擬層和數字層兩個部分，共12層，制版安排見圖2，布線安排設計如下。

　　(1)模/數布線和元件排版分離。高速信號位于優質布線層clk-digital component和signal_1，高速信號線同低速信號線盡量遠離，重要的低速信號線位于低速信號層signal_2 和signal_3。首先，保證關鍵高速時鐘和信號線布放于層clk-digital component和signal_1;然后保證關鍵低速信號線位于層signal_2 和signal_3;其次，低速信號線進入高速布線層clk-digital component時應該遠離高速信號線(尤其是時鐘)，高速信號線進入低速布線層signal_2 和signal_3應該遠離低速信號線;最后，上述原則無法實施時應該增加布線層。

　　(2)PCB板下三層為模擬電路，上七層為數字電路;層clk-digital component布線64MHz時鐘;層signal_1布線64MHz數字信號，包括AD9640采樣64MHz高速數字信號;層signal_2 和signal_3布線小于64MHz的所有其它數字信號;將數字地GNDdigital2用多個過孔連接到GNDdigital1上，GNDdigital2僅僅為隔離模數兩個系統，保護模擬信號免受數字干擾。GNDdigital1作為電源+5V的數字地;GNDdigital2作為+1.8V、+2.5V、+3.3V的數字地。

　　(3)FPGA、穩壓片等所有核心元件位于頂層clk-digital component。

　　(4)各層敷銅接地方法：

　　● 層clk-digital component、signal_1、signal_2 、signal_3的大面積敷銅，并通過多個過孔連接到GNDdigital1;

　　● 層analog component的大面積敷銅，并通過多個過孔連接到GND analog。

　　(5)電源布線：電源線根據使用區域大面積填充，形成分割的電源平面。模擬電源平面PWRanalog分割為3.3V和5V兩個部分，數字電源平面PWRdigital分割為1.8V、2.5V、3.3V、5V四個部分。

　　實物制造及測試

　　圖4示出所設計的接收機實物圖，將其放置在一定的溫度、濕度和振動壓力之下測試以檢查任何設計或工作的缺陷。

在本文設計接收機的調試過程中，用到儀器為：數字接口(Agilent N5102A)，矢量信號源(Agilent E8267D)，微波矢量分析儀(Agilent 89650A)，示波器(Tektronix TDS 3032B)，矢量信號分析儀(Agilent 89611A)，邏輯分析儀(Agilent 16900A)。上述儀器，對接收機測試的連接圖如圖5所示。

　　矢量信號源產生接收機需要的各種調制信號輸入到射頻前端，經過測試可得，接收機體積小，性能穩定，且便于調試，實際ADC采樣速率為63.488MHz;進入FPGA數據速率為7.936MHz;FPGA處理主時鐘速率為63.488MHz; 2~30MHz帶寬、-113dBm~-36dBm的通信信號被接收的平均誤碼率為：Pe10-5。因此，本接收機射頻前端抗干擾性強，電磁兼容性好，滿足設計要求。