基于Compact PCI體系的高性能監測測向處理平臺研究

2 具體方案
2.1 高速數據采集
高速數據采集是高性能監測測向處理平臺研究[4]的首要問題。其設計與實現，一方面由需求引導，另一方面也要求對系統各個環節有整體的把握。合理設計模擬信號調理電路、高穩時鐘產生電路、高速數據流傳輸路徑、合理的時序及控制邏輯，并充分考慮信號完整性和電磁兼容等問題，是設計一個高性能數據采集模塊的基本保障。
對于本文所關注的高速數據采集而言，若直接采用滿足采樣率設計要求的單片ADC芯片實現，會帶來動態范圍不夠、缺乏靈活性和成本較高、風險較大等問題。而如果選擇采用多片采樣率較低的芯片用交替采樣的方法來實現高速采樣的方案，則電路較復雜，而且多片ADC之間延時的不一致和增益的不匹配會使采樣后的信號難以無失真的復合。鑒于此，本文所述的高速數據采集設計思路是：模塊化設計具有適當采樣率的A/D板，基于頻帶分割和精確同步觸發的寬帶、大動態數據采集方案。本技術架構在硬件設計上具有模塊化、可擴展的特色，在性能上具有等效采樣率高及采樣帶寬不受ADC及調理電路限制的優點。采集模塊工作原理如圖2所示。

高速ADC是大功耗器件，通常更高的采樣率將消耗更多的功耗。在使用多ADC多通道的系統中，耗散問題則更為嚴重。Linear推出低功耗14 bit、125MS/s ADC LTC2261，該器件功耗127 mW，用1.8 V低壓模擬電源工作，提供73.4 dB的信噪比和85 dB的無寄生動態范圍。0.17 ps RMS的超低孔徑抖動允許其以卓越噪聲性能進行中頻欠采樣。創新性數字輸出可以設置為全速率CMOS、雙數據速率CMOS或雙數據速率LVDS。雙數據速率數字輸出允許數據在時鐘的上升沿和下降沿發送，從而將所需數據線數量減少了一半。另外，對高速信號進行高分辨率的數字化處理需審慎設計時鐘電路，就LTC2261和LTC其他高速14 bit系列ADC所表現出的性能看，在高速采樣時，0.5 ps的抖動就可對SNR產生明顯影響。由公式(1)可以看出，采樣速率越高、轉換位數越多，對A/D采樣時鐘的抖動指標要求就越高。