超低功耗嵌入式系統設計技巧
加入技術交流群
2 降低系統功耗的途徑
①降低集成電路的動態功耗。根據式(1)可知，要降低集成電路的動態功耗，途徑有：a．降低活動因子，也就是降低電容充放電的平均次數。b．降低電源電壓。因為動態功耗與電壓的平方成正比，瞬時導通功耗與電壓成正比，因此在滿足電路速度的前提之下，降低電源電壓是降低電路功耗的最有效的辦法。c．降低負載電容。為了減小負載電容，在工藝方面可以選擇小的器件，物理實現時減小連線的長度。d．降低開關頻率，在式(1)中，電路的功耗與工作頻率成正比，因此降低時鐘頻率可以直接降低動態功耗。
②盡可能選用靜態功耗小的CMOS集成芯片，以降低系統的靜態漏電功耗。
③盡可能地減少純電阻的使用。純電阻是耗能元件，電能直接轉化為熱能消耗掉了，所以要盡可能地避免電阻的使用。
④減少有源開關器件的使用。有源開關器件(如晶體管)在狀態轉換期間有比較大的電流消耗，減少這類器件的使用有助于減小功耗。本文引用地址：http://www.104case.com/article/151493.htm
3 設計技巧
3．1 硬件方面
在器件選擇上，要盡量實現全CMOS化的硬件設計。在設計超低功耗系統時，要對電源電壓、時鐘頻率以及靜態功耗進行控制，并遵循系統硬件設計的4項基本原則：電壓能低就不高，頻率能慢就不快，系統能靜(態)就不動(態)，電源能斷就不通。
3．1．1 微處理器選擇
隨著低功耗系統需求的增加，很多單片機廠商都推出了自己的低功耗產品，如Philips公司的P8XLPC系列，TI公司的MSP430系列，Micro-chip公司的PIC單片機以及NXP公司的ARM Cortex-M0系列。如果處理器本身具有超低功耗特性，首先必須能在低電壓和低頻率工作，其次還要看單片機自身的特性，看是否是面向超低功耗應用而設計的單片機，需要對處理器的工作模式、工作電流、休眠電流、掉電電流作詳細的統計。
Microchip公司采用nanoWatt XLP(eXtreme Low Power)極低功耗技術的MCU的典型電流消耗為：掉電電流小于100 nA；看門狗電流消耗小于800 nA；實時時鐘和日歷電流消耗小于800 nA。該公司的PIC24F16KA系列的MCU，典型休眠電流可以低至20 nA，實時時鐘電流490 nA，看門狗定時器電流370 nA。該系列的MCU可使應用連續運行20年以上而無需更換電池。
NXP公司采用ARM Cortex-M0內核的LPCllxx系列32位處理器的能耗僅為85μW／MHz，此系列處理器的功耗統計如表1和表2所列。
3．1．2 外圍集成電路
與TTL數字集成電路相比，CMOS數字集成電路在低功耗特性上具有無可比擬的優越性能。在存儲容量需求較小的條件下，采用FRAM代替一般的Flash或E2PROM，將會節省很多電能，因為FRAM的寫入功耗是Flash和E2PROM的1／1 000～1／100 000。
3．1．3 低電壓供電
目前許多芯片的電源電壓范圍都比較寬，系統的功耗和系統的供電電壓存在著一定的函數關系。對于純電阻電路，功耗為P=V2／R；對于容性負載電路，動態功耗為，見式(1)。從以上2式可以看出，系統的功耗與系統供電電壓的平方成正比。當供電電壓由5 V降到3．3 V時，功耗將減少50％以上；當電壓降到1．8 V時，功耗將減少80％以上，如圖3所示。
3．1．4 分區供電
分區供電就是要控制電源供電部分，需要對電源進行分割，使系統功能模塊的電源供電相對獨立，同時實現其可控設計，便于獨立供電和動態管理；在閑置時利用開關控制各個部分的關斷，以節省電能。在系統休眠或掉電工作時關掉外圍電路的電源，僅僅保留CPU和定時器電路的電源。分區控制電源電路示意圖如圖4所示。
圖4中的晶體管用作電源開關，控制電源VCC向分區供電部分供電，供電控制端接到處理器的輸出引腳上。對于圖4(a)中的PNP管，高電平切斷分區供電部分的電源，低電平使PNP晶體管導通，此時VCC向分區供電部分供電；對于圖4(b)中的NPN管，供電情形則相反。
評論