基于高分辨率乘法DAC的交流信號處理

圖 7. 諧波失真分量

乘法饋通誤差：DAC的數(shù)字輸入全部為0時，由基準(zhǔn)電壓輸入至DAC輸出的容性饋通所致的誤差。理想情況下，一直到最低有效位DB0，每下降一位，增益便降低6 dB（圖 8）。不過，對于較低的位，容性饋通影響增益的頻率更高。這一點從較低位尾部上翹的平坦曲線可以看出。例如，14位DAC的DB2處，所有頻率的理想增益應(yīng)為–72 dB，但由于饋通效應(yīng)，1MHz時的實際增益為–66 dB。

圖 8. 乘法饋通誤差

選擇正確的運算放大器
乘法DAC電路性能非常依賴于所選運算放大器的能力，從而在電阻梯輸出端保持零電壓，并實現(xiàn)電流電壓轉(zhuǎn)換。要實現(xiàn)最佳的直流精度，重要的是要選擇具有低失調(diào)電壓和偏置電流的運算放大器，以保持誤差與DAC的分辨率相當(dāng)。詳細(xì)的運算放大器技術(shù)規(guī)格參見器件數(shù)據(jù)手冊。

對于基準(zhǔn)電壓輸入為較高速信號的應(yīng)用，需要一個帶寬較寬、壓擺率較高的運算放大器，以免削弱信號。一個運算放大器電路的增益-帶寬受反饋網(wǎng)絡(luò)的阻抗水平和增益配置限制。要確定所需的GBW，一種可行的方式是選擇–3 dB帶寬（10 倍于基準(zhǔn)信號頻率）的運算放大器。

必須考慮運算放大器的壓擺率規(guī)格，以限制高頻大信號的失真。對于AD54xx和AD55xx系列，壓擺率為100 V/µs的運算放大器一般就夠了。

表 1 列出了可供乘法應(yīng)用選擇的運算放大器。

表 1. 適用的 ADI 公司高速運算放大器

產(chǎn)品型號	電源電壓 （V）	BW （–3-dB） （MHz）	壓擺率 （V/µs）	最大VOS （µV）	最大IB （nA）	封裝
AD8065	5 至 24	145	180	1500	0.006	SOIC-8, SOT-23-5
AD8066	5 至 24	145	180	1500	0.006	SOIC-8, MSOP-8
AD8021	5 至 24	490	120	1000	10,500	SOIC-8, MSOP-8
AD8038	3 至 12	350	425	3000	750	SOIC-8, SC70-5
ADA4899	5 至 12	600	310	35	100	LFCSP-8, SOIC-8
AD8057	3 至 12	325	1000	5000	500	SOT-23-5, SOIC-8
AD8058	3 至 12	325	850	5000	500	SOIC-8, MSOP-8
AD8061	2.7 至 8	320	650	6000	350	SOT-23-5, SOIC-8
AD8062	2.7 至 8	320	650	6000	350	SOIC-8, MSOP-8
AD9631	±3 至 ±6	320	1300	10,000	7000	SOIC-8, PDIP-8

結(jié)論
自首款CMOS M-DAC問世以來的近40年間，相關(guān)器件不斷更新?lián)Q代，許多新的功能特性層出不窮，性能持續(xù)提升，成本和尺寸則大幅縮減。我們的高分辨率、14位/16位電流輸出DAC產(chǎn)品系列AD55xx的最新性能改進(jìn)

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