用CS43L42音頻解碼器和EP7212嵌入式處理器設計的MP3文件播放系統

    關鍵詞：嵌入式處理器；數字音頻接口DAI；CS43L42；MP3；EP7212

１ 引言

目前存儲聲音信息的音頻數據格式主要有ＰＣＭ文件、ＶＯＣ文件、ＭＩＤＩ文件、ＭＰ３文件等。對導航系統來說，要實現音頻文件的播放，存儲器容量是一個需要考慮的問題。由于導航系統的存儲空間有限，所以要求存儲的文件壓縮率高。與其它文件格式相比，ＭＰ３音頻文件具有較高的壓縮率和不遜色于ＣＤ的音質，所以在導航系統中音頻文件的存儲選用ＭＰ３格式。

ＭＰ３的全稱為ＭＰＥＧ１ Ｌａｙｅｒ－３音頻文件，ＭＰＥＧＭｏｖｉｎｇ Ｐｉｃｔｕｒｅ Ｅｘｐｅｒｔｓ Ｇｒｏｕｐ在漢語中譯為活動圖像專家組，特指活動影音壓縮標準。ＭＰＥＧ音頻文件是ＭＰＥＧ１標準中的聲音部分，也叫ＭＰＥＧ音頻層，它根據壓縮質量和編碼復雜程度劃分為三層，即Ｌａｙｅｒ１、Ｌａｙｅｒ２、Ｌａｙｅｒ３，分別對應ＭＰ１、ＭＰ２、ＭＰ３這三種聲音文件，并根據不同的用途，使用不同層次的編碼。ＭＰＥＧ音頻編碼的層次越高，編碼器越復雜，壓縮率也越高，ＭＰ１和ＭＰ２的壓縮率分別為４：１和６：１～８：１，而ＭＰ３的壓縮率則高達１０：１～１２：１，也就是說，一分鐘ＣＤ音質的音樂，未經壓縮需要１０ＭＢ的存儲空間，而經過ＭＰ３壓縮編碼后只有１ＭＢ左右。不過ＭＰ３對音頻信號采用的是有損壓縮方式，為了降低聲音失真度，ＭＰ３采取了“感官編碼技術”，即編碼時先對音頻文件進行頻譜分析，然后再用過濾器濾掉噪音電平，接著通過量化的方式將剩下的每一位重新排列，最后形成具有較高壓縮率的ＭＰ３文件，從而使壓縮后的文件在回放時能夠達到比較接近原音源的聲音效果。

    雖然ＭＰ３是一種有損壓縮方式，但它以極小的聲音失真換來較高的壓縮比，因此在較多的場合得以應用。尤其是隨著數字技術的發展，ＭＰ３壓縮方式在便攜式電子產品中得到了越來越廣泛的應用，深受追求時尚、新潮的青年朋友的喜愛。

２ ＣＳ４３Ｌ４２播放芯片

ＣＳ４３Ｌ４２是ＣＩＲＲＵＳ ＬＯＧＩＣ公司生產的音頻解碼芯片，它可工作在１．８～３．３Ｖ，關掉線性放大器時功耗僅１６ｍＷ非常適合于ＭＰ３、ＭＤ播放器等低功耗場合的應用。該芯片是一款完全意義上的數模轉換器，它包括１ｂｉｔ Ｄ／Ａ轉換、模擬濾波、音量控制、線性電壓輸出以及耳機放大器。通過改變主頻率，其允許的輸入采樣頻率可從２ｋ～１００ｋＨｚ變化。該器件具有數字重音、峰值限制和去加重等特性。此外，由于采用了ＰＯＰＧＵＡＲＤ技術，ＣＳ４３Ｌ４２還可有效防止加電、斷電時產生的瞬間沖擊。

ＣＳ４３Ｌ４２具有ＤＡＩ接口，能夠與嵌入式處理器ＥＰ７２１２／７３１２較好的配合。它具有三種模式：雙線模式、ＳＰＩ模式、ＳＴＡＮＤ ＡＬＯＮＥ模式。通過引腳ＣＰ／ＳＡ和ＡＤ０／ＣＳ／ＤＥＭ０置相應狀態可以設置這三種模式。當ＣＰ／ＳＡ引腳為低電平時，芯片為ＳＴＡＮＤ ＡＬＯＮＥ模式，當ＣＰ／ＳＡ為高電平時，只要檢測到引腳ＡＤ０／ＣＳ／ＤＥＭ０電平從低到高變化，則進入ＳＰＩ模式，否則為雙線模式。在ＳＴＡＮＤ ＡＬＯＮＥ模式下，可用ＳＣＬ／ＣＣＬＫ／ＤＩＦ１和ＳＤＡ／ＣＤＩＮ／ＤＩＦ０引腳來設置數據、左／右時鐘以及主時鐘之間的關系。在雙線模式和ＳＰＩ模式下，則可以通過對寄存器進行操作來實現靜音、聲道衰減和音量控制等功能。圖１是ＣＳ４３Ｌ４２的內部原理圖，圖２是該芯片的引腳排列示意圖，各引腳的功能如下：

１腳（ＲＳＴ）：復位信號，低有效。

２腳（ＬＲＣＫ）：左／右幀同步。

３腳（ＳＤＡＴＡ）：串行音頻數據，數據隨串行時鐘引入。

４腳（ＡＤ０／ＣＳ／ＤＥＭ０）：在ＳＰＩ模式下，用于使能控制端口。

５腳（ＳＣＬＫ／ＤＥＭ１）：位時鐘，等于ＭＣＬＫ的１／２，每幀有１２８位。

６腳（ＶＬ）：數字電源電壓，典型值為１．８Ｖ～３．３Ｖ。

７腳（ＭＣＬＫ）：２ｘ過采樣時鐘，僅在從模式下輸入。

圖3

    ８腳（ＳＣＬ／ＣＣＬＫ／ＤＩＦ１）：串行控制接口時鐘。

９腳（ＳＤＡ／ＣＤＩＮ／ＤＩＦ０）：串行控制數據輸入輸出。

１０腳（Ｎ．Ｃ．）：無連接，懸空。

１１腳（ＣＰ／ＳＡ）：控制模式和等待模式控制。

１２腳（ＶＱ＿ＨＰ）：耳機靜態電壓接口。

１３腳（ＲＥＦ＿ＧＮＤ）：連接到模擬地。

１４腳（ＦＩＬＴ＋）：正向基準電壓，用于內部采樣電路。

１５腳（ＶＱ＿ＬＩＮＥ）：線輸出靜態電壓接口。

１６２１腳（ＨＰ＿Ａ，ＨＰ＿Ｂ）：耳機輸出。

１７腳（ＧＮＤ）：連接到模擬地。

１８腳（ＶＡ）：模擬電源電壓，典型值為１．８Ｖ～３．３Ｖ。

１９腳（ＶＡ＿ＬＩＮＥ）：線性擴音器電源端，典型值在１．８Ｖ～３．３Ｖ。

２０腳（ＶＡ＿ＨＰ）：耳機放大電源端，典型值為０．９Ｖ～３．３Ｖ。

２２，２３腳（ＡＯＵＴＢ ＡＯＵＴＡ）：模擬輸出端。

２４腳（ＭＵＴＥＣ）：靜音控制。

３ ＣＳ４３Ｌ４２的硬件連接電路

如系統中芯片工作在ＳＴＡＮＤ＿ＡＬＯＮＥ模式，則將ＤＩＦ１、ＤＩＦ０分別設置為低、高電平表示接收左起有效的２４位數據。圖３是ＣＳ４３Ｌ４２的典型外圍連接電路。圖中的電容Ｃ由下式給出：

Ｃ＝(ＲＬ＋５６０)/[４π Ｆｓ(ＲＬ