良好電源設計有利于提升鎖相環性能

　　摘要：鎖相環是現代通信系統的基本構建模塊，而電源噪聲越來越影響鎖相環性能。本文通過列舉多種電源管理電路設計的新方法，解析不同的設計對鎖相環性能產生的影響。

　　鎖相環(PLL)是現代通信系統的基本構建模塊。PLL通常用于在無線電設備中提供本振(LO)功能，也可用于時鐘信號分配和降噪，而且還用作高采樣速率模數或數模轉換的時鐘源。

　　由于每一代PLL的噪聲性能都在改善，因此電源噪聲的影響變得越來越明顯，某些情況下甚至可限制噪聲性能。

　　VCO和VCO推壓

　　PLL中，反饋控制環路驅動電壓控制振蕩器(VCO)，使壓控振蕩器頻率(或相位)精確跟蹤所施加參考頻率的倍數頻率。VCO將來自鑒相器的誤差電壓轉換成輸出頻率。它的“增益”(KVCO)通常以MHz/V表示。

　　電壓控制可變電容二極管(變容二極管)常用于調節VCO內的頻率。KVCO通常比較大，以提供足夠的頻率覆蓋范圍，但又不能太大而影響相位噪聲，因為任何變容二極管噪聲都會被放大KVCO倍，進而增加輸出相位噪聲。

　　多頻段集成VCO的出現可避免在KVCO與頻率覆蓋范圍間進行取舍，使PLL設計人員可以使用具有智能頻段切換程序的包含數個適度增益VCO的IC，為編程輸出頻率選擇適當的頻段。這種解決方案可提供寬廣的總體范圍和較低的噪聲。

　　電源波動可能導致額外的意外輸出頻率變化。VCO對電源波動的靈敏度定義為VCO推壓(Kpushing)。較高的VCO推壓意味著VCO對電源噪聲的增加倍數更大，因此，為了盡可能降低對VCO相位噪聲的影響，需要低噪聲電源。

　　不同的低壓差調節器(LDO)可能影響PLL相位噪聲。例如，對ADP3334和ADP150 LDO為ADF4350供電時的性能進行比較的結果顯示，ADP3334調節器的積分rms噪聲為27μV(4個十倍頻程，從10 Hz至100 kHz)。該結果可與ADP150的9μV比較。

　　圖2中可以看出已測量PLL相位噪聲頻譜密度的差異。這是最差情況結果(在VCO推壓最大值頻率測量)。ADP150調節器噪聲足夠低，不會降低VCO噪聲性能，使用兩節AA電池重復測量可確認這一點。