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DSP與普通MCU的區(qū)別

考慮一個(gè)數(shù)字信號(hào)處理的實(shí)例，比如有限沖擊響應(yīng)濾波器（FIR）。用數(shù)學(xué)語言來說，F(xiàn)IR濾波器是做一系列的點(diǎn)積。取一個(gè)輸入量和一個(gè)序數(shù)向量，在系數(shù)和輸入樣本的滑動(dòng)窗口間作乘法，然后將所有的乘積加起來，形成一個(gè)輸出樣本。類似的運(yùn)算在數(shù)字信號(hào)處理過程中大量地重復(fù)發(fā)生，使得為此設(shè)計(jì)的器件必須提供專門的支持，促成了了DSP器件與通用處理器（GPP）的分流： 1 對密集的乘法運(yùn)算的支持 GPP不是設(shè)計(jì)來做密集乘法任務(wù)的，即使是一些現(xiàn)代的GPP，也要求多個(gè)指令周期來做一次乘法。而DSP處理器使用專門的硬件來實(shí)
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使用32位MCU解決RFID智能標(biāo)簽/智能卡系統(tǒng)設(shè)計(jì)難題

　　無線射頻識(shí)別 (RFID) 將成為第一種與條碼技術(shù)并存并最終將在低成本識(shí)別和個(gè)人數(shù)據(jù)存儲(chǔ)領(lǐng)域取代條碼技術(shù)的新興技術(shù)。與條碼技術(shù)相比，它具有多種優(yōu)勢，包括： 1.) 可以存儲(chǔ)更多數(shù)據(jù)，2.) 可以在標(biāo)簽中集成一定智能，3.) 可以在一定距離外掃描，以及 4.) 可以減少人為干預(yù)。所有這一切皆因MCU 的使用而成為可能。　　EPC 技術(shù)對智能標(biāo)簽的影響　　在消費(fèi)層的部署中，下一代標(biāo)簽系統(tǒng)必須發(fā)展一種新的復(fù)雜級(jí)別，以應(yīng)對新應(yīng)用和全球互操作性所帶來的復(fù)雜性。　　就像統(tǒng)一產(chǎn)品編碼 (UPC) 是
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FPGA在語音存儲(chǔ)與回放系統(tǒng)中的應(yīng)用

　　1 引言　　隨著數(shù)字信號(hào)處理器、超大規(guī)模集成電路的高速發(fā)展，語音記錄技術(shù)已從模擬錄音階段過渡到數(shù)字錄音階段。在數(shù)字化錄音技術(shù)中，壓縮后的語音數(shù)據(jù)有些存儲(chǔ)在硬盤中，有些存儲(chǔ)在帶有掉電保護(hù)功能的RAM或FLASH存儲(chǔ)器中。筆者介紹的語音存儲(chǔ)與回放系統(tǒng)，未使用專用的語音處理芯片，不需要擴(kuò)展接口電路，只利用FPGA作為核心控制器，就能完成語音信號(hào)的數(shù)字化處理，即實(shí)現(xiàn)語音的存儲(chǔ)與回放。　　2 系統(tǒng)總體結(jié)構(gòu) 　　數(shù)字化語音存儲(chǔ)與回放系統(tǒng)的基本工作原理是將模擬語音信號(hào)通過模數(shù)轉(zhuǎn)換器(A/D)轉(zhuǎn)換成數(shù)字信號(hào)
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基于FPGA的32 Kbit/s CVSD語音編解碼器的實(shí)現(xiàn)

　　64 Kbit/s的A律或μ律的對數(shù)壓擴(kuò)PCM編碼在大容量的光纖通信系統(tǒng)和數(shù)字微波系統(tǒng)中已得到廣泛應(yīng)用，但由于占用較大的傳輸帶寬和具有復(fù)雜的成幀結(jié)構(gòu)，PCM編碼不適合無線語音系統(tǒng)的應(yīng)用。連續(xù)可變斜率增量(Continuously Variable Slope Delta，CVSD)調(diào)制以其較低的應(yīng)用難度、成本和編碼速率，較好的語音質(zhì)量廣泛應(yīng)用于戰(zhàn)術(shù)通信網(wǎng)、衛(wèi)星通信、藍(lán)牙等無線語音傳輸領(lǐng)域。近年來FPGA不斷發(fā)展演化，并在構(gòu)架方面針對DSP應(yīng)用有了顯著增強(qiáng)。這些增強(qiáng)使得FPGA能夠支持各領(lǐng)域的眾多復(fù)雜D
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基于FPGA的32Kbit/s CVSD語音編解碼器的實(shí)現(xiàn)

筆者結(jié)合FPGA的靈活性、強(qiáng)大的數(shù)字信號(hào)處理能力、較短的開發(fā)周期，提出了基于FPGA的32 Kbit/s CVSD語音編解碼器。
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采用AVR單片機(jī)對FPGA進(jìn)行配置

Altera公司的ACEX、FLEX等系列的FPGA芯片應(yīng)用廣泛，但其FPGA基于SRAM結(jié)構(gòu)，決定電路邏輯功能的編程數(shù)據(jù)存儲(chǔ)于SRAM中。由于SRAM的易失性，每次上電時(shí)必須重新把編程數(shù)據(jù)裝載到SRAM中，這一過程就是FPGA的配置過程。FPGA的配置分為主動(dòng)式和被動(dòng)式。在主動(dòng)模式下，F(xiàn)PGA上電后主動(dòng)將配置數(shù)據(jù)從專用的EPROM(如EPC1，EPC2等)加載到SRAM中。被動(dòng)模式下，F(xiàn)PGA為從屬器件，由相應(yīng)的控制電路或微處理器控制配置過程，包括通過下載
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FPGA的堆疊封裝，欲革背板與SoC的命

　　FPGA最基本的應(yīng)用是橋接。隨著FPGA的門數(shù)不斷提高，雄心勃勃的FPGA巨頭們早已不滿足這些，他們向著信號(hào)處理、互聯(lián)性和高速運(yùn)算方向發(fā)展。未來，F(xiàn)PGA還有望與模擬和存儲(chǔ)器廠商合作，做出SIP（堆疊封裝）。　　最近，筆者訪問了Xilinx公司的CTO Ivo Bolsens，他說未來的FPGA一方面是在功耗、性能、價(jià)格方面進(jìn)行不停地改進(jìn)，未來將出現(xiàn)革命性的變化就是利用推迭封裝（SIP），一個(gè)封裝里面放多個(gè)裸片的技術(shù)，那么FPGA平臺(tái)可能就會(huì)成為一個(gè)標(biāo)準(zhǔn)的、虛擬的SoC（Virtual SoC）的
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基于FPGA的計(jì)算機(jī)防視頻信息泄漏系統(tǒng)設(shè)計(jì)

　　假如顯示終端為數(shù)字微鏡DMD(Digital MicromirrorDevice)顯示器。該顯示器將計(jì)算機(jī)每個(gè)像素點(diǎn)的圖像信號(hào)經(jīng)過數(shù)字光處理DLP(Digital Light Processing)后，存入SDRAM雙向緩存器，當(dāng)一幀圖像接收完畢時(shí)，內(nèi)部數(shù)據(jù)處理電路同時(shí)激發(fā)各像素點(diǎn)對應(yīng)的微鏡運(yùn)動(dòng)，完成一幀圖像的顯示。DMD顯示器峰值數(shù)字驅(qū)動(dòng)電壓不超過33.5V，電磁輻射很低，且各微鏡片同時(shí)驅(qū)動(dòng)，形成相互干擾的向外輻射信號(hào)，解碼難度極大，從而使其成為無信息泄漏的顯示器。此時(shí)，視頻電纜的輻射在整個(gè)視頻通路
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嵌入式系統(tǒng)中從串配置FPGA的實(shí)現(xiàn)

　　本文主要論述在ARM嵌入式系統(tǒng)中如何實(shí)現(xiàn)FPGA從串配置的方法，將系統(tǒng)程序及配置數(shù)據(jù)存儲(chǔ)在系統(tǒng)Flash中，利用ARM的通用I/O口產(chǎn)生配置時(shí)序，省去專用的配置PROM。　　文中ARM微處理器采用samsung公司的ARM7TDMI系列中的S3C4480X，F(xiàn)PGA采用xilinx 　　公司spartan3E系列中的XC3S100E，詳細(xì)討論FPGA的從串配置的時(shí)序，同時(shí)論述S3C4480X從串配置spartan3E系列FPGA的軟、硬件實(shí)現(xiàn)方法。實(shí)踐證明，該方法在成本、體積、靈活性上均具有優(yōu)勢
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工程師踴躍報(bào)名參加“瑞薩學(xué)習(xí)工具包講座”

2007年9月7日株式會(huì)社瑞薩科技開始了名為“2007瑞薩學(xué)習(xí)工具包講座（Starter Kit Seminar）”的活動(dòng)，此次活動(dòng)與專業(yè)雜志《電子產(chǎn)品世界》合作開展。在首次深圳站的活動(dòng)中，瑞薩技術(shù)人員向在場聽眾進(jìn)行了簡單易懂的講解，并將采用與實(shí)際產(chǎn)品功能完全一致的“瑞薩學(xué)習(xí)工具包（RENESAS Starter Kit，簡稱RSK）”進(jìn)行訓(xùn)練，同時(shí)，當(dāng)日參加活動(dòng)人員還免費(fèi)獲贈(zèng)了一套“瑞薩學(xué)習(xí)工具包”。 &nbs
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汽車應(yīng)用大力推動(dòng)MCU發(fā)展四年間市場規(guī)模擴(kuò)張逾6成

據(jù)市場調(diào)查公司Frost & Sullivan稱，在2006到2010年間，汽車微控制器的市場規(guī)模將擴(kuò)大約63%。然而，芯片供應(yīng)商需要對這一市場的具體特性予以仔細(xì)研究。驅(qū)動(dòng)這一市場需求的主要因素是車載電子產(chǎn)品的不斷豐富，這些產(chǎn)品是以減少人為失誤以及增加像雷達(dá)、超聲波傳感器和具有所有需要增加處理能力和智
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基于FPGA的TDI－CCD時(shí)序電路的設(shè)計(jì)

文中較為詳細(xì)地介紹了TDI-CCD的結(jié)構(gòu)和工作原理，并根據(jù)工程項(xiàng)目所使用的IL－E2 TDI-CCD的特性，設(shè)計(jì)了一種基于現(xiàn)場可編程門陣列 (FPGA) 的TDI-CCD時(shí)序電路
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在嵌入式系統(tǒng)中用FPGA進(jìn)行開發(fā)的幾個(gè)發(fā)展方向

顧名思義，嵌入式系統(tǒng)指的是嵌入到系統(tǒng)內(nèi)部的計(jì)算機(jī)系統(tǒng)，是面向特定應(yīng)用設(shè)計(jì)的專用計(jì)算機(jī)系統(tǒng)。早期的嵌入式系統(tǒng)一般是以通用處理器或單片機(jī)為核心，在外圍電路中加入存儲(chǔ)器、功率驅(qū)動(dòng)器、通信接口、顯示接口、人機(jī)輸入接口等外圍接口，再加上應(yīng)用軟件，有些還加上了嵌入式操作系統(tǒng)，從而構(gòu)成完整的系統(tǒng)。　　隨著微電子技術(shù)的進(jìn)步，SoC已經(jīng)在很多應(yīng)用中取代了傳統(tǒng)的以單片機(jī)為中心的架構(gòu)，將很多外設(shè)和存儲(chǔ)器集成在一個(gè)芯片中，使系統(tǒng)的
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盛群推8位10-Pin A/D型MCU HT46R01/02/03

盛群半導(dǎo)體繼推出10-PinI/O型微控制器HT48R01、HT48R02與HT48R03系列后，又成功開發(fā)出10-PinA/D型微控制器HT46R01、HT46R02與HT46R03系列，整系列分別具有1K
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FPGA助力高端存儲(chǔ)器接口設(shè)計(jì)

高性能系統(tǒng)設(shè)計(jì)師在滿足關(guān)鍵時(shí)序余量的同時(shí)要力爭獲得更高性能，而存儲(chǔ)器接口設(shè)計(jì)則是一項(xiàng)艱巨挑戰(zhàn)。雙倍數(shù)據(jù)速率SDRAM和4倍數(shù)據(jù)速率SDRAM都采用源同步接口來把數(shù)據(jù)和時(shí)鐘(或選通脈沖)由發(fā)射器傳送到接收器。接收器接口內(nèi)部利用時(shí)鐘來鎖存數(shù)據(jù)，此舉可消除接口控制問題(例如在存儲(chǔ)器和FPGA間的信號(hào)傳遞時(shí)間)，但也為設(shè)計(jì)師帶來了必須解決的新挑戰(zhàn)。關(guān)鍵問題之一就是如何滿足各種讀取數(shù)據(jù)捕捉需求以實(shí)現(xiàn)高速接口。隨著數(shù)據(jù)有效窗越來越小，該問題也益發(fā)重要；同時(shí)，更具挑戰(zhàn)性的問題是，如何讓接收到的時(shí)鐘與數(shù)據(jù)中
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