為解決電腦橫機機頭控制系統信號的測試可靠性問題,基于低成本、高效率的考慮,研究設計了機頭控制系統電路板的批量測試系統。該系統采用TI公司的LM 3S5R31芯片作為系統的核心部分,通過CPLD進行I/O擴展及輔助控制,使得系統功能靈活強大。將同一信號通路中的前后級元件信號進行編碼,向待測板發送握手信號并使之發送反饋信號,該系統將反饋信號進行采樣并在程序中比較計算,制作了實物并進行了大量實驗。
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故障測試 I/O擴展 CPLD
基于FPGA芯片Stratix II EP2S60F672C4設計實現了數字基帶預失真系統中的環路延遲估計模塊。該模塊運用了一種環路延遲估計新方法，易于FPGA實現。同時，在信號失真的情況下也能給出正確的估計結果。Modelsim SE 6.5c的時序仿真結果和SignalTaps II的硬件調試結果驗證了模塊的有效性。
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數字基帶預失真系統 環路延遲估計 FPGA
通過研究通用串行循環冗余校驗(CRC)編碼技術并在此基礎上,利用等式代換或矩陣變換等方法推導出通用并行CRC編碼電路結構。根據傳統的并行CRC編碼方法,發現在高速數據傳輸校驗中,需要大量的人為計算量,由于計算量大,容易產生一些計算錯誤。于是在傳統的串行CRC編碼的思想基礎上,利用FOR循環語句與流水線技術相結合,提出基于FPGA的FOR循環并行CRC流水線算法。
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循環冗余校驗 流水線技術 FPGA
介紹一種采用單片SRAM和FPGA實現紅外圖像顯示的新方案，并對顯示系統結構、FPGA各功能模塊設計、SRAM的讀/寫時序設計進行了詳細論述。該圖像顯示方案可用于紅外圖像處理系統的硬件調試和紅外圖像處理效果觀測。
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紅外圖像顯示 SRAM FPGA
設計了一組基于CPLD的PLC背板總線協議接口芯片，協議芯片可以區分PLC的背板總線的周期性數據和非周期性數據。詳細介紹了通過Verilog HDL語言設計狀態機、協議幀控制器、FIFO控制器的過程，25MHz下背板總線工作穩定的試驗結果驗證了協議芯片設計的可行性。
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VerilogHDL PLC背板 CPLD
在VHDL語言電路優化設計當中，優化問題主要包括面積優化和速度優化。面積優化是指CPLD／FPGA的資源利用率優化，即用盡可能少的片內資源實現更多電路功能；速度優化是指設計系統滿足一定的速度要求。
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電路優化設計 VHDL FPGA
在今年舉辦的美國國廣播電視設備展上亮相的數項創新中，BBC RD新開發的Stagebox可以安裝到攝像機的背面，將有效傳輸距離從數百米延長到互聯網協議數據包能抵達的幾乎任何一個地方。在近期涌現的利用 FPGA與生俱來的可編程功能提供更多功能和適應性，實現協議和標準的對接的開創性設備中，Stagebox是最新一員。
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Zynq-7000 端到端廣播 FPGA
提出了一種基于FPGA的雷達回波實時模擬器的實現方法。該模擬器采用cPCI標準總線，以FPGA為核心計算單元，配有高速數模、模數轉換模塊，可實現雷達回波信號實時在線注入模擬。該模擬器可實現多種體制下復雜回波的模擬，具有很好的工程應用價值。
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雷達回波實時模擬器 并行處理 FPGA
提出了一種FPGA遠程動態重構的方法，結合FPGA動態重構技術和GSM通信技術來實現。利用GSM技術實現配置數據的無線傳輸，在單片機控制下將數據存儲于CF卡中。在內嵌硬核微處理器PowerPC405控制下，FPGA通過內部配置存取端口讀取CF卡中新的配置數據，對可重構區進行配置以實現新的功能。
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配置 GSM FPGA
闡述了一種基于FPGA的虛擬邏輯分析儀的設計，采用高性能的FPGA器件，再利用PC機的強大處理功能，配合LabVIEW圖形化語言開發實現。由于虛擬邏輯分析儀的部分硬件功能軟件化，使硬件電路大為簡化，提高了可靠性，同時降低了成本，具有一定的教學和科研價值。
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邏輯分析儀 LabVIEW FPGA
基于數字信號處理器(DSP)TMS320VC5416和復雜可編程邏輯器件(CPLD)的嵌入式車牌識別系統的硬件設計，利用視頻處理芯片SAA7111作為視頻A／D，在CPLD的控制下將采集到的圖像數據寫入幀存儲器中，DSP對圖像數據進行實時分析處理。采用“乒乓”存儲結構，實現了圖像數據的采集和處理的并行運行。識別結果通過串口傳到上位機或者保存在E2PROM中，實現了車牌識別系統脫機、聯機工作，在實時高速圖像處理系統中有廣泛的工程技術應用前景。
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車牌識別系統 嵌入式 CPLD
大多數的勘探、觀測工作都是在嚴苛的環境中進行的，對數據的準確性、實時性都有著較高的要求，并且大多情況下要求多參數同步測量。北京恒頤針對勘探、測控等行業的特點，推出了基于ARM+FPGA的低功耗、高速率
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數據采集 ARM FPGA
近年來，軟件無線電已經成為通信領域一個新的發展方向，數字下變頻技術(Digital Down Converter-DDC)是軟件無線電的核心技術之一，也是計算量最大的部分?；贔PGA的DDC設計一
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DSP DDC FPGA 濾波器
提出了一種采用現場可編程門陣列器件(FPGA)并利用窗函數法實現線性FIR數字濾波器的設計方案，并以一個十六階低通FIR數字濾波器電路的實現為例說明了利用Xilinx公司的Virtex-E系列芯片的設計過程。
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FIR濾波器 窗函數 FPGA
基于最大似然 (ML)估計算法，改進并利用FPGA實現了一種適用于TD-LTE系統的上行同步算法。主要介紹了如何利用FPGA實現ML算法。并以Virtex-5芯片為硬件平臺，進行了仿真、綜合、板級驗證、聯機驗證等工作。結果表明，該同步算法應用到TD-LTE系統具有良好的穩定性和可行性。
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TD-LTE Virtex-5 FPGA
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