- 本節旨在通過給定的工程實例——“數字鐘”來熟悉Altera軟嵌入式系統的軟硬件設計方法。同時使用基于Altera FPGA的開發板將該實例進行下載驗證，完成工程設計的硬件實現。在本節中，將主要講解以下知識點。
- 關鍵字：
SOPC NiosII FPGA 數字鐘
- 以基于靜態隨機存儲器(SRAM)的現場可編程門陣列(FPGA)為例，在傳統的三次測試方法的基礎上提出了一種新穎的針對FPGA互聯資源的測試方法。該方法運用了層次化的思想，根據開關矩陣中可編程互聯點(PIP)兩端連線資源的區別將互聯資源進行層次化分類，使得以這種方式劃分的不同類別的互聯資源能夠按一定方式進行疊加測試，這就從根本上減少了實際需要的測試配置圖形和最小配置次數。
- 關鍵字：
互聯資源 分層測試 FPGA
- 本節旨在通過給定的工程實例——“Hello LED”來熟悉Altera軟嵌入式系統的軟硬件設計方法。同時使用基于Altera FPGA的開發板將該實例進行下載驗證，完成工程設計的硬件實現。本節主要講解下面一些
- 關鍵字：
SOPC NiosII FPGA
- 由于超級電容器單體性能參數的離散性，當多個單體串聯組成電容器組時，在充放電過程中容易造成過充或過放現象，嚴重危害超級電容器的使用壽命。文中提出以FPGA為檢測、控制單元，對電容進行有效地充放電控制，防止過充或過放，提高超級電容器的循環使用次數，降低不必要的能量消耗。
- 關鍵字：
超級電容 串聯均壓 FPGA
- NIOS II使用NIOS II IDE集成開發環境來完成整個軟件工程的編輯、編譯、調試和下載。在采用NIOS處理器設計嵌入式系統時，通常會按照以下步驟。
- 關鍵字：
片上可編程系統 SOPC FPGA NiosII
- LCD 顯示離不開背光源的輔助，而現在絕大多數顯示器采用恒定亮度背光源，存在顯示效果動態模糊以及低對比度等問題，并且耗能也較為嚴重。文章著重敘述一種基于視頻內容逐幀分析，然后選擇最佳背光亮度的一種由FPGA 控制的動態背光源設計方案。實驗采用的是TI 公司的TLC5947，具有多個輸出通道，可以適用于大規模顯示屏。
- 關鍵字：
RGB 背光 FPGA
- 介紹了一種在工程爆破振動數據采集中應用的控制器設計方案。系統采用Altera公司的FPGA作為主控制器芯片，其中集成控制邏輯單元與NiosII軟核嵌入式處理器二者結合成為單芯片控制器方案。
- 關鍵字：
NiosII 嵌入式處理器 FPGA
- SoC即System On Chip，是片上系統簡稱。它是IC設計與工藝技術水平不斷提高的結果。SoC從整個系統的角度出發，把處理機制、模型算法、芯片結構、各層次電路直至器件的設計緊密結合起來，在單個（或少數幾個）芯片上完成整個系統的功能。所謂完整的系統一般包括中央處理器、存儲器以及外圍電路等。
- 關鍵字：
片上可編程系統 SOPC FPGA
- SDRAM的讀寫邏輯復雜，最高時鐘頻率達100 MHz以上，普通單片機無法實現復雜的SDRAM控制操作，復雜可編程邏輯器件CPLD具有編程方便，集成度高，速度快，價格低等優點。因此選用CPLD設計SDRAM接口控制模塊，簡化主機對SDRAM的讀寫控制。通過設計基于CPLD的SDRAM控制器接口，可以在STM系列、ARM系列、STC系列等單片機和DSP等微處理器的外部連接SDRAM，增加系統的存儲空間。
- 關鍵字：
刷新時序 CPLD SDRAM
- 可以使用Quartus II Simulator在工程中仿真任何設計。根據所需的信息類型，可以進行功能仿真以測試設計的邏輯功能，也可以進行時序仿真。在目標器件中測試設計的邏輯功能和最壞情況下的時序，或者采用Fast Timing模型進行時序仿真，在最快的器件速率等級上仿真盡可能快的時序條件。
- 關鍵字：
QuartusII 編譯 FPGA 仿真
- CPLD是復雜的PLD，專指那些集成規模大于1000門以上的可編程邏輯器件。它由與陣列、或陣列、輸入緩沖電路、輸出宏單元組成，具有門電路集成度高、可配置為多種輸入輸出形式、多時鐘驅動、內含ROM或FLASH(部分支持在系統編程)、可加密、低電壓、低功耗以及支持混合編程技術等突出特點。而且CPLD的邏輯單元功能強大，一般的邏輯在單元內均可實現，因而其互連關系簡單，電路的延時就是單元本身和集總總線的延時(通常在數納秒至十數納秒)，并且可以預測。所以CPLD比較適合于邏輯復雜、輸入變量多但對觸發器的需求量相對較
- 關鍵字：
高速 數據采集 CPLD
- 設計好工程文件后，首先要進行工程的約束。約束主要包括器件選擇、管腳分配及時序約束等。時序約束屬于較為高級的應用，通過時序約束可以使工程設計文件的綜合更加優化。下面對這幾種約束方式進行介紹。
- 關鍵字：
QuartusII 約束 FPGA 配置
- 在數字電路設計中，當需要將一輸入的窄脈沖信號展寬成具有一定寬度和精度的寬脈沖信號時，往往很快就想到利用54HC123或54HC4538等單穩態集成電路。這一方面是因為這種專用單穩態集成電路簡單、方便；另一方面是因為對輸出的寬脈沖信號的寬度、精度和溫度穩定性的要求不是很高。當對輸出的寬脈沖信號的寬度、精度和溫度穩定性的要求較高時，采用常規的單穩態集成電路可能就比較困難了。眾所周知，專用單穩態集成電路中的寬度定時元件R、C是隨溫度、濕度等因素變化而變化的，在對其進行溫度補償時，調試過程相當繁瑣，而且，電路工作
- 關鍵字：
單穩態 脈沖 CPLD
- 邏輯鎖定方法學（LogicLock Methodology）內容就是在設計時采用邏輯鎖定的基于模塊設計流程（LogicLock block-based design flow），來達到固定單模塊優化的目的。這種設計方法學中第一次引入了高效團隊合作方法：它可以讓每個單模塊設計者獨立優化他的設計，并把所用資源鎖定。
- 關鍵字：
QuartusII LogicLock FPGA 邏輯鎖定工具
cpld／fpga介紹
您好，目前還沒有人創建詞條cpld／fpga!
歡迎您創建該詞條，闡述對cpld／fpga的理解，并與今后在此搜索cpld／fpga的朋友們分享。
創建詞條
關于我們 -
廣告服務 -
企業會員服務 -
網站地圖 -
聯系我們 -
征稿 -
友情鏈接 -
手機EEPW
Copyright ?2000-2015 ELECTRONIC ENGINEERING & PRODUCT WORLD. All rights reserved.
《電子產品世界》雜志社 版權所有 北京東曉國際技術信息咨詢有限公司
京ICP備12027778號-2 北京市公安局備案：1101082052 京公網安備11010802012473
