- 昨日，工信部發文明確了第五代國際移動通信系統(IMT-2020)的初始頻段，擬在3300-3600MHz和4800-5000MHz兩個頻段上部署5G。
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運營商 5G
- 可定制微控制器是特定應用系統級芯片的高效開發平臺。其設計流程能夠解決系統級芯片設計的大多數問題，而且開發成本較低、風險較小，并能提高硬件制備和軟件開發的首次成功率。而本文所描述的架構和設計流程由愛特梅爾的CAP 可定制微控制器系列所實現。
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可定制微控制器系統級芯片(SoC)
- 為了應對成本、尺寸、功耗和開發時間的壓力，許多電子產品都建構于系統級芯片（SoC）之上。這個單片集成電路整合了大多數的系統功能。然而，隨著這些器件越來越復雜，要在有限的時間里高成本效益地進行產品開發，
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微控制器 ARM處理器 SoC
- 本文以Ｖｉｒｔｅｘ－ＩＩ系列ＰｌａｔｆｏｒｍＦＰＧＡ為例，說明采用ＦＰＧＡ方案進行數字顯示系統設計所具有的靈活、快速和低成本等特性。
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數字顯示系統 SoC FPGA
- 提出了一種安全可控的可測性設計DFT（Design For Test）。DFT既能夠完成對SoC的測試，又能保障SoC自身敏感信息和關鍵技術的安全。
- 關鍵字：
SoC 可測性設計 信息安全
- 數字電視從電視節目錄制、播出到發射、接收全部采用數字編碼與數字傳輸技術。由于數字電視廣播具有頻道利用率高，可適應各種數據傳輸、適應各類圖像質量、可交互操作等方面的優勢，被各國視為新世紀的戰略技術。伴隨
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SoC ARM7TDMI 數字電視
- 一個IP子系統將多種經驗證的IP模塊單元和完整的軟件解決方案整合到一個集成化設計之中，以完成一種諸如音頻、視頻及圖像這樣的系統級功能。
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音頻IP子系統 SoC 軟件集成流程
- 本文介紹一種通用的基于CPLD的片內振蕩器設計方法，它基于環形振蕩器原理，只占用片上普通邏輯資源(LE)，無需使用專用邏輯資源(如MaxII中的UFM)，從而提高了芯片的資源利用率。
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片內振蕩器 SoC CPLD
- 利用SOC/IP芯片能組成完整的智能傳感器系統。智能傳感器傳感參數可能是多種多樣的。但從功能模塊組成來講，它主要包括數據采集模塊、補償與校正模塊、數據處理模塊、數據網絡通信模塊、人機界面和任務管理與調度模塊等功能單元。從而基于IP的智能傳感器SOC設計過程為：首先正確建立智能傳感器的通用模塊模型；然后合理劃分各摸塊功能規范，制定各模塊之間的接口協議與標準；再設計出一系列通用的IP核；最后把所需的通用IP核搭建整合在一起構成完整的智能傳感器系統。
- 關鍵字：
智能傳感器系統 SoC IP核
- 如果不考慮功率問題，會導致器件性能低于預期，進而使得器件良率下降。此外，較高的功耗會要求在溫度管理方面采取更多的系統級措施?？偠灾@些功率問題正在造成SoC和系統成本的增加。在SoC設計流程中進行功耗管理，能夠有效控制這些成本。
- 關鍵字：
功率管理 功耗分析 SoC
- 作為SoC在移動通信控制的分支，移動操作SoC和一般的SoC在設計上是相似的。作為一個系統的核心，SoC要完成運行、操作或控制功能，必須有相應的組件配合。而多數組件，尤其是外部組件在SoC內都要有一個對應的控制器。所以，為了實現應用對象操作，SoC要設計相當數量的組件控制器。組件控制器的設計，對SoC而言就是一些IP（Intellectual Property）組件的設計。由于可編程器件PLD具有簡單易學、修改方便的特點，常常被用來作為設計IP組件的硬件支撐。
- 關鍵字：
SoC 移動計算 無線通信
- 預制與定制FPGA式原型板加入協同仿真(co-emulatiON and co-simulation)功能，能夠提供高速、高能見度平臺，實現SoC的快速、早期驗證。
- 關鍵字：
硬件輔助驗證 SoC 硬件仿真
- 本文討論電子系統級(ESL)設計和驗證方法學在系統級芯片(SoC)設計中的應用。ESL設計是能夠讓SoC設計工程師以緊密耦合方式開發、優化和驗證復雜系統架構和嵌入式軟件的一套方法學，它還提供下游寄存器傳輸級(RTL)實現的驗證基礎。已有許多世界領先的系統和半導體公司采用ESL設計。他們利用ESL開發具有豐富軟件的多處理器器件，這些器件為創新終端產品獲得成功提供必需的先進功能性和高性能。
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架構師視圖 時序捕獲 SoC
- 關于頻譜的利用，不僅充滿了戲劇性，還閃現出了大量奇聞軼事。愛活頻譜的故事連載，將會和大家探究人類是如何一步步從電報走向了5G時代。
- 關鍵字：
5G 頻譜
- 假設設計的某個時鐘驅動了大量觸發器，以至它們的峰值開關動作超過設計的總體功率預算。我們不希望測試邏輯去改變任何時鐘，相反我們將設計分割成N個模塊，各模塊具有自己的掃描啟動引腳，并且包含自己的掃描壓縮邏輯和掃描鏈。(如圖2所示)模塊的數量和組成需要仔細選取，以便任何單個模塊(包括具有大部分觸發器的模塊)的觸發器開關速率不超過總功率預算。從這方面講，可以認為分割將功率預算硬連(hardwire)進了設計。
- 關鍵字：
ATPG 數字電路設計 SoC DFT
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