生物電阻抗測量系統中弱信號檢測技術研究--弱信號檢測調理單元設計與實現(二)

4.2.3可編程增益放大電路

模塊高速數據采集的前端信號，是頻率和電壓不確定的模擬信號。因為固定增益將使得大信號進入非線性工作區且可能導致放大信號超出數據采集的量程范圍而出現信號被削平的現象，或者使得小信號放大不足，不能使放大信號達到或接近數據采集的量程范圍而產生較大的量化誤差。同時在儀器儀表中所要測量的信號其動態范圍往往很寬，如在測量峰形信號的系統中，可能既有峰值很小的峰信號，又有峰值很大的峰信號。若放大通道不能隨輸入信號動態范圍變化，而做出相應的增益調整，將會降低整個系統的分辨率及性能。由上述可知，放大通道必須增益程控可調，不能夠采用固定增益的放大電路。

4.2.3.1 PGA870的應用

PGA870是一款高速全差分可編程增益放大器。它的高帶寬、低失真、低噪音特性使它非常適合與14位ADC配合使用，其增益調節范圍為-11.5 dB到20dB，增益步幅為0.5dB，增益準確度為0.03dB.頻帶范圍為650MHZ.其內部結構圖如圖4.5所示。

從圖中可以看出，輸入差分信號依次經過衰減器、放大器、輸出控制器，衰減倍數和放大倍數由控制邏輯位B0-B5和gain strobe、latch mode管腳控制。在power-down狀態，靜態電流降至2mA，但是增益控制電路仍能保持可編程。

4.2.3.2可編程增益放大電路的設計

為實現信號增益可控，設計中選擇PGA870芯片，因為PGA870有三種配置模式，分別是電平鎖存模式，沿寄存模式，組合邏輯方式，由配置管腳gain strobe和latch mode控制，其配置方式如表4.3所示。

組合邏輯方式的信號延遲最小，實時行相應最好，且配置方式需要的線也最小，只需將B0-B5連接到FPGA管腳上，Gain strobe和Latch mode接到3.3V上就可以了，綜上，PGA870的配置方式采用組合邏輯方式，其在電路中的設計圖如圖4.6所示。

圖中，為了減小信號反射的幅度，在B0-B5上均串聯上一個電阻。為了減小前端直流偏置對本模塊的影響，同時考慮到芯片內部已經提供了一個內部參考電壓，信號輸入端采用交流耦合方式，耦合電容選用較大值0.1uf，以讓低頻信號無衰減通過。因為放大器的輸出電阻只有3.5歐姆，為實現信號的50歐姆端接，輸出串聯50歐姆電阻。

4.2.3.3可編程增益實現方式

可編程增益放大的實現由FPGA來完成，如圖4.7所示，FPGA通過邏輯控制來確定配置模式，通過控制放大器的B0至B5管腳控制運放的增益。

PGA870的增益控制實現方式如表4.4所示，表中未列出全部控制組合，其增益按B0至B5變化組合以0.5dB步進。

4.2.4 ADC前端共模抑制模塊

4.2.4.1 ADC前端電路

生物電阻抗測量系統中，信號采集的是直流信號，對于這種信號，不能用阻容耦合或變壓器耦合的方式，宜采用直接耦合放大電路但存在零點漂移。所謂零點漂移是指當輸人信號為零時，在放大器的輸出端出現一個變化不定的輸出信號的現象，簡稱零漂。前級的漂移被后級放大，因此嚴重干擾正常信號，級數越多，漂移越嚴重，甚至使放大器不能正常工作。在電路結構上，采用差分電路是目前應用最廣泛的能有效抑制零漂的方法。

差分放大電路又叫差分電路，它能有效的減小由于電源波動和晶體管引起的零點漂移，因而獲得廣泛的應用。

差分電路的輸入端有兩個信號的輸入，這兩個信號的差值，為電路有效輸入信號，電路的輸出是對這兩個輸入信號之差的放大。設想這樣一種情景，如果存在干擾信號，會對兩個輸入信號產生相同的干擾，通過二者之差，干擾信號的有效輸入為零，這就達到了抗共模干擾的目的。

差分放大電路的特點：

1.由兩個完全對稱的共射電路組合而成。
2.電路采用正負雙電源供電。
3.極強的共模抑制能力。

4.2.4.2共模抑制比

為了說明差分放大電路抑制共模信號的能力，常用共模抑制比作為一項技術指標來衡量，其定義為放大器對差模信號的電壓放大倍數Aud與對共模信號的電壓放大倍數Auc之比，稱為共模抑制比，英文全稱是Common Mode Rejection Ratio，因此一般用簡寫CMRR來表示。

差模信號電壓放大倍數Aud越大，共模信號電壓放大倍數Auc越小，則CMRR越大。此時差分放大電路抑制共模信號的能力越強，放大器的性能越好。當差分放大電路完全對稱時，共模信號電壓放大倍數Auc=0，則共模抑制比CCMR→∞，這是理想情況，實際上電路完全對稱是不存在的，共模抑制比也不可能趨于無窮大。

本文采用電路完全對稱的差分電路以做到阻抗匹配和ADC前端調理，如圖4.8所示：

圖中芯片仍為PGA870可變增益放大器，其輸出方式為全差分的，能有效的抑制環境中的共模干擾，其CMRR可達到76db，PGA870的輸出端采用RC網絡進行信號的端接，能有效的減小信號的反射，并采用交流耦合的方式將信號傳送至后端ADC芯片。圖中信號線ADC_VCM提供差分信號合適的直流偏置，在信號線ADC_IN2+和ADC_IN2-上串接5歐姆的電阻來減小反射過沖電流的大小。

4.3時鐘模塊設計

4.3.1時鐘電路設計分析

時鐘對于高速ADC系統而言尤其關鍵，這是因為時鐘信號的時序準確性可以直接影響ADC的動態特性。理想的時鐘源是不會抖動的，因此ADC可以精確的在每個固定的時間間隔進行采集，但是實際電路中各種不確定的因素都會造成時鐘的抖動。如圖4.9所示，這種時序的不確定性帶來的結果是采樣波形出現一個為eΔV的誤差電壓，這相當于在原信號上引入了新的噪聲，從而ADC的信噪比會受到數據轉換過程的影響。

這種噪聲反映在ADC的信噪比上就形成了如圖4.10所示曲線，隨著采樣頻率的提高，時鐘抖動對于系統信噪比的影響越來越大，而同一頻率時，高的時鐘抖動也比低的時鐘抖動給系統帶來更多的誤差。

下表4.5是常用的一些器件，在很多設計中傾向于直接由數字器件（FPGA，MCU，DSP）產生一個時鐘來作為ADC的采樣時鐘，這也是為什么ADC精度總是達不到手冊上描述的指標的原因，時鐘因素制約了系統性能的提高。

典型的高速ADC使用兩個時鐘脈沖邊沿引起各種各樣的內部時間信號，并且可能影響到敏感的時鐘占空比。通常，為了維護動態性能特征需要容忍5%時間占空比。

AD9216為每個通道提供分開的時鐘輸入。最好的方案是兩個通道的時鐘工作在相同的頻率和相位上。兩個通道的時鐘異步時可能使每個通道轉換性能有所下降。在某些應用中，相鄰兩通道之間存在時鐘偏差是可以允許的，AD9216當分開的時鐘存在輸入偏差時（典型值±1ns）不會有重大性能退化，本系統中的AD9216的每個通道都選擇相同頻率和相位的時鐘。

根據抖動和ADC信噪比的關系：

其中，Tσ表示總抖動，clkσ表示采樣時鐘的抖動，apertureσ表示ADC的孔徑抖動，in f代表輸入信號頻率。

采樣時鐘的抖動和信噪比的關系可有下述公式導出：

所以一個高質量的時鐘源是保證ADC系統精確的關鍵。在器件的選擇上尤其要關注芯片引入的抖動，因此要得到較高的信噪比就要選用抖動較小的時鐘源。下面介紹幾種常用的ADC時鐘設計方案：

1、直接由單片機/FPGA/DSP等數字器件產生。這種方式中，時鐘實際是由這些數字器件外接的晶振經過器件內部的倍頻電路或者鎖相環電路產生，由于數字器件對時鐘抖動并不敏感，故其內部產生的時鐘精度并不高，通常的抖動都有幾百ps至數ns，在ADC系統中，這種時鐘抖動往往會極大制約系統信噪比的提高；

2、由鎖相環系統產生，鎖相環系統自身是一個反饋系統，故在產生高頻信號上有自身的優勢：頻率飄移小、頻譜純度高。鎖相環的時鐘精度是由一系列器件：PLL、VCO、環路濾波器等共同決定的，只有整體設計全部達到要求，鎖相環才能實現高精度的時鐘輸出，這就對電路設計提出了很高要求，也會增加調試和維護的難度；

3、由專用時鐘芯片產生。專用時鐘芯片通常是把鎖相環、VCO、環路濾波等電路集中在一個芯片內，通過簡單的數字控制信號就可以產生各種不同頻率的時鐘信號。該器件既有數字電路的控制簡單，調試方便的特性，又有鎖相環電路高精度，低抖動的優點。

比較上述三種方案，本系統采用方案3.由于AD9216的時鐘輸入為80M的單端COMS電平時鐘，且一共需要三個這樣的時鐘，考慮到前面高速DA需要一個500M的LVPECL電平時鐘，故系統時鐘采用AD公司的ICS8430，該芯片結構如圖4.11所示：

4.3.2時鐘電路設計

ICS8430是一款集成高頻時鐘發生器，它具有非常低的相位噪聲，鎖相環部分的VCO片內頻率變化范圍為1.75G到2.25G，輸出部分擁有四路LVPECL時鐘扇出，并且輸出頻率范圍50Mhz~1.6Ghz可調；另外還有四路LVDS時鐘扇出，其輸出頻率范圍25Mhz~800Mhz可調，這四路LVDS時鐘扇出還可以根據用戶需要設置為八路CMOS時鐘扇出并且相位可調。下面為ICS8430設計方面的一些考慮：

（1）ICS8430的供電濾波設計

作為高速模擬電路，電源供應的穩定性關系到系統的噪聲性能。ICS8430提供獨立的電源以隔離內部鎖相環輸出產生高速的開關噪聲，VS、VS_LVPECL以及VCP必須單獨通過過孔連接到電源層，并且在每個電源腳上都要加入旁路電容，為了獲得最佳的時鐘抖動特性，電源需要相互隔離，一個10歐姆的電阻以及一個10uF和0.01uF的旁路電容構成了一個電源濾波電路，連接到每個電源腳上，10歐的電阻可以被磁珠所替代；

（2）ICS8430時鐘輸入接口

ICS8430可以靈活的選擇參考時鐘輸入形式，用戶可以選擇差分輸入同時也可以選擇單端時鐘作為PLL的參考時鐘輸入，輸入時鐘的頻率范圍為20M~250MHz.不論是差分時鐘還是單端時鐘都具備自偏置，容易實現交流耦合[7]。在本系統中將采用單端時鐘模式，在此種模式下的正弦波或方波形式的時鐘可以通過直流耦合或交流耦合方式輸入，在此選擇頻率20MHz的晶振作為時鐘參考源，在晶振兩端接并聯電容到地。

（3）時鐘輸出端接方法

ICS8430提供三種電平輸出形式：LVPECL、LVDS和CMOS.OUT3~OUT0是LVPECL電平的差分輸出時鐘；OUT7~OUT4是LVDS/CMOS電平的時鐘輸出，這些時鐘可以配置成差分輸出的LVDS電平或者單端的CMOS電平。

LVPECL時鐘的幅度范圍在400mV~960mV之間可設置，LVPECL輸出擁有專門的供電電源VS_LVPECL，因此和其他電源分開以避免引入噪聲，并且電源電壓可以選擇在2.5V~3.3V之間，以滿足用戶不同的需求，本系統選擇3.3V的電源電壓。

時鐘電路設計最終設計如圖4.12所示。